嵌入式電路設(shè)計(jì)教程
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嵌入式電路設(shè)計(jì)教程范文第1篇
關(guān)鍵詞：現(xiàn)代電子系統(tǒng)設(shè)計(jì)；教學(xué)改革；綜合素質(zhì)
一、引言
現(xiàn)代電子系統(tǒng)設(shè)計(jì)是我校電子科學(xué)與技術(shù)專業(yè)（以下簡稱為“電子”專業(yè)）的一門選修課程。通過該課程的學(xué)習(xí)與實(shí)踐，目的是使學(xué)生對現(xiàn)代電子系統(tǒng)設(shè)計(jì)及原理有一個較為完整和系統(tǒng)的認(rèn)識，并具有一定工藝分析、解決工藝問題和提高產(chǎn)品質(zhì)量的能力，可以掌握嵌入式系統(tǒng)開發(fā)的主要過程，從專業(yè)的角度對嵌入式計(jì)算機(jī)系統(tǒng)進(jìn)行分析設(shè)計(jì)，并且掌握ARM處理器的體系結(jié)構(gòu)。從課程的教學(xué)目的可知，本課程要求培養(yǎng)學(xué)生在知識綜合應(yīng)用和動手實(shí)踐方面的能力，不僅要求學(xué)生具有扎實(shí)的基礎(chǔ)知識和對知識的綜合應(yīng)用思維，還需要學(xué)生具有很強(qiáng)的動手能力和應(yīng)用能力。
近年來，隨著電子技術(shù)的發(fā)展，電子系統(tǒng)的設(shè)計(jì)方法和手段也在不斷更新和進(jìn)步。電子系統(tǒng)設(shè)計(jì)方法在快速發(fā)展的電子技術(shù)應(yīng)用中不斷受到挑戰(zhàn)。從傳統(tǒng)手工設(shè)計(jì)方法到EDA設(shè)計(jì)方法，從分立元件系統(tǒng)到集成電路設(shè)計(jì)，從PCB集成系統(tǒng)到芯片集成系統(tǒng)（SoC），從純硬件系統(tǒng)設(shè)計(jì)到硬件與軟件結(jié)合的系統(tǒng)開發(fā)，新型電子系統(tǒng)層出不窮，其設(shè)計(jì)理念也發(fā)生著革命性的變化。這使得企業(yè)不僅需要畢業(yè)生在進(jìn)入該領(lǐng)域時具備良好的專業(yè)能力和素質(zhì)，更需要他們了解和形成現(xiàn)代電子系統(tǒng)設(shè)計(jì)的團(tuán)隊(duì)思維方式和綜合設(shè)計(jì)方法。同時，學(xué)校要促進(jìn)教學(xué)知識與時俱進(jìn)，培養(yǎng)符合社會需要的實(shí)用型工程技術(shù)人才，提高學(xué)生的就業(yè)競爭力；也要對現(xiàn)代電子系統(tǒng)設(shè)計(jì)課程的教學(xué)方法和教學(xué)模式進(jìn)行深刻的思考和改進(jìn)。
二、存在的問題
現(xiàn)代電子系統(tǒng)設(shè)計(jì)課程的傳統(tǒng)教學(xué)模式主要包括理論授課和實(shí)踐實(shí)驗(yàn)兩個部分。理論授課主要包括對現(xiàn)代電子系統(tǒng)設(shè)計(jì)的方法、思維、工具、應(yīng)用基礎(chǔ)的介紹與強(qiáng)化，常用處理器及其體系結(jié)構(gòu)的應(yīng)用、設(shè)計(jì)、改進(jìn)知識和FPGA重構(gòu)思維、Altium Designer電路原理圖及PCB繪制軟件的使用，在本課程的教學(xué)授課過程中需要貫穿系統(tǒng)設(shè)計(jì)方法和設(shè)計(jì)思想。實(shí)踐實(shí)驗(yàn)則以上機(jī)實(shí)驗(yàn)為主，進(jìn)行規(guī)定實(shí)驗(yàn)內(nèi)容的驗(yàn)證、觀察和簡單電路的原理設(shè)計(jì)。電子系統(tǒng)課程所存在的問題主要在教學(xué)方法和人才培養(yǎng)方面。
1.教學(xué)方法問題
在幾年的教學(xué)過程中，筆者通過思考和分析課程教學(xué)中的問題以及學(xué)生的反饋意見，總結(jié)了以下幾點(diǎn)問題：
（1）基礎(chǔ)知識不牢。教師在課堂授課、實(shí)踐過程中不能很好地將各門課程綜合應(yīng)用，各門課程間缺乏溝通，學(xué)生無法將所學(xué)知識串連起來，進(jìn)行綜合應(yīng)用。
（2）教學(xué)內(nèi)容有所欠缺。學(xué)生對處理器知識的理解和實(shí)際軟件編程思維不夠深刻，習(xí)慣于有實(shí)驗(yàn)手冊指導(dǎo)條件下的慣性實(shí)驗(yàn)?zāi)Ｊ剑坏┙處熥屗麄冞M(jìn)行開放性實(shí)驗(yàn)來完成設(shè)計(jì)時，就無法形成系統(tǒng)性思維，各自為戰(zhàn)，團(tuán)隊(duì)意識不強(qiáng)。
（3）考核方法陳舊。課程的考核方式主要采用大眾式的“本門課程成績=平時成績+期末考試成績”的計(jì)算方式，學(xué)生疲于應(yīng)付考試，應(yīng)試態(tài)度明顯，不去思考本門課程所學(xué)內(nèi)容與先修課程和本學(xué)期其他課程的關(guān)聯(lián)，只去死記硬背些條條框框，對于思考題和實(shí)際現(xiàn)象無法進(jìn)行有效分析，形成了固化思維。
2.人才培養(yǎng)問題
除此之外，電子專業(yè)在人才培養(yǎng)方面也存在一些問題，主要體現(xiàn)在學(xué)生學(xué)習(xí)主動性以及創(chuàng)新活動的參與度上：
（1）2013年前，電子專業(yè)在全國大學(xué)生電子設(shè)計(jì)大賽、遼寧省機(jī)器人設(shè)計(jì)大賽、飛思卡爾杯智能汽車大賽（現(xiàn)更名為“恩智浦”杯智能汽車大賽）、大學(xué)生創(chuàng)新創(chuàng)業(yè)訓(xùn)練計(jì)劃等體現(xiàn)和鍛煉綜合素質(zhì)的活動中的參與度非常低，僅有3人次參與，這些都側(cè)面反映出學(xué)生對所學(xué)習(xí)的C語言程序設(shè)計(jì)、模擬電子、數(shù)字電子、單片機(jī)原理、EDA與VHDL語言等課程的綜合應(yīng)用能力較差，學(xué)習(xí)和參與的主動性和積極性不高，綜合設(shè)計(jì)能力不強(qiáng)。
（2）根據(jù)對學(xué)生就業(yè)數(shù)據(jù)的統(tǒng)計(jì)調(diào)查發(fā)現(xiàn)，學(xué)生在畢業(yè)后兩年內(nèi)從事與本專業(yè)相關(guān)的研發(fā)、技術(shù)設(shè)計(jì)、理論研究工作的人數(shù)不到業(yè)人數(shù)的20%，其他學(xué)生多選擇改行。在校學(xué)生對本專業(yè)的認(rèn)可度也普遍偏低，選擇考研的學(xué)生中有90%選擇了外校。
三、課程改進(jìn)的方法
為使學(xué)生能夠更好地掌握現(xiàn)代電子系統(tǒng)設(shè)計(jì)課程內(nèi)容，并真正提高系統(tǒng)設(shè)計(jì)思維和教學(xué)效果，我系針對上面出現(xiàn)的問題進(jìn)行思考，對所發(fā)現(xiàn)的問題進(jìn)行教學(xué)環(huán)節(jié)的切實(shí)改進(jìn)。
1.加強(qiáng)實(shí)踐訓(xùn)練和實(shí)際電路設(shè)計(jì)
實(shí)際的動手訓(xùn)練和電路設(shè)計(jì)，需要具體分析常用電路原理和具體電路常見故障問題，并加強(qiáng)對學(xué)生實(shí)際設(shè)備操作和實(shí)用能力的培養(yǎng)。采用理論教學(xué)和實(shí)踐教學(xué)結(jié)合的項(xiàng)目驅(qū)動方式，由教師結(jié)合實(shí)際工作經(jīng)驗(yàn)和教學(xué)需要，對學(xué)生下發(fā)開發(fā)板、相關(guān)元器件，改變傳統(tǒng)僅使用多媒體課件觀看圖片和以教師理論說教方式完成對電子系統(tǒng)各組成元器件的認(rèn)知，以硬件電路的設(shè)計(jì)與開發(fā)實(shí)踐項(xiàng)目為引導(dǎo)，使學(xué)生全程接觸實(shí)際電路和處理器，以實(shí)際項(xiàng)目為驅(qū)動進(jìn)行電子系統(tǒng)設(shè)計(jì)流程、方法、步驟的掌握和訓(xùn)練。教師將STC單片機(jī)公司和德州儀器公司贈送的開發(fā)板下發(fā)給學(xué)生，學(xué)生2～3人一組進(jìn)行實(shí)際項(xiàng)目的開發(fā)和學(xué)習(xí)，由淺入深，從STC89C52、MSP430單片機(jī)開始，逐步接觸ARM處理器，完成電路系統(tǒng)的設(shè)計(jì)與開發(fā)，為后續(xù)FPGA處理器設(shè)計(jì)打下良好的應(yīng)用思維基礎(chǔ)。
2.以科技學(xué)術(shù)活動為激勵
學(xué)校以全國大學(xué)生電子設(shè)計(jì)大賽、遼寧省機(jī)器人設(shè)計(jì)大賽、飛思卡爾杯智能汽車大賽（現(xiàn)更名為“恩智浦”杯智能汽車大賽）、大學(xué)生創(chuàng)新創(chuàng)業(yè)訓(xùn)練計(jì)劃等科技學(xué)術(shù)活動為激勵，通過相關(guān)大賽培養(yǎng)學(xué)生的應(yīng)用能力，激發(fā)他們的學(xué)習(xí)積極性和自主性。通過這幾年的積極引導(dǎo)，筆者發(fā)現(xiàn)，學(xué)生在以上競賽和活動的參與率上得到了明顯提升，共獲得全國大學(xué)生電子設(shè)計(jì)大賽省級競賽一等獎、二等獎各2項(xiàng)，參與3人次；獲批大學(xué)生創(chuàng)新創(chuàng)業(yè)計(jì)劃國家級立項(xiàng)2項(xiàng)，省級立項(xiàng)3項(xiàng)，參與14人次；獲智能汽車大賽賽區(qū)一等獎1項(xiàng)，二等獎2項(xiàng)，參與2人次；獲遼寧省機(jī)器人設(shè)計(jì)大賽二等獎1項(xiàng)，三等獎1項(xiàng)，參與12人次；參與校級及其他各類科技學(xué)術(shù)活動50余人次。這些大賽不但提高了學(xué)生的專業(yè)綜合素質(zhì)，還提高了學(xué)生的總結(jié)能力、文檔設(shè)計(jì)能力、電路設(shè)計(jì)和軟件編程能力。
3.教學(xué)團(tuán)隊(duì)形式優(yōu)化學(xué)生學(xué)習(xí)內(nèi)容
本專業(yè)教師聯(lián)合為同一教學(xué)團(tuán)隊(duì)，在提高教學(xué)質(zhì)量和學(xué)生動手能力的目標(biāo)下，盡量為學(xué)生設(shè)計(jì)一個統(tǒng)一的綜合性題目，增強(qiáng)學(xué)生的能力，同時，使各門課程的知識點(diǎn)相輔相成、互相印證，使學(xué)生更容易將所學(xué)知識進(jìn)行綜合和理解。
4.考核辦法改進(jìn)
考核辦法從六個方面考核綜合訓(xùn)練完成的成績，即報告、設(shè)計(jì)能力、動手實(shí)踐能力、功能完成情況、課堂研討回答所提出問題的程度以及綜合訓(xùn)練過程中的工作態(tài)度等。其中，報告占14%、設(shè)計(jì)和實(shí)踐能力占10%、功能完成情況占8%、訓(xùn)練設(shè)計(jì)掌握程度占6%、課堂研討回答出的問題占7%、綜合訓(xùn)練過程中的工作態(tài)度（考勤）占5%。在期末考試的試題中，要增加創(chuàng)見性題目。同時，教師可以鼓勵學(xué)生發(fā)表學(xué)術(shù)論文，以學(xué)術(shù)論文替代期末考試。
增加小組設(shè)計(jì)和小組討論環(huán)節(jié)，教師團(tuán)隊(duì)設(shè)定十組中等難度的綜合應(yīng)用設(shè)計(jì)題目，將學(xué)生按2～3人一組進(jìn)行實(shí)踐項(xiàng)目分組，完成設(shè)計(jì)白皮書（包括系統(tǒng)需求描述、功能概述、擬采取的解決方法），完成系統(tǒng)電路設(shè)計(jì)，繪制電路圖、PCB文件，完成硬件焊接、軟件編程并進(jìn)行答辯。組員各負(fù)其責(zé)，完成各自項(xiàng)目中的任務(wù)，教師和學(xué)生一起進(jìn)行實(shí)際項(xiàng)目的需求分析、設(shè)計(jì)步驟安排、實(shí)驗(yàn)驗(yàn)證等環(huán)節(jié)。這樣，可以使學(xué)生在學(xué)習(xí)之余提高團(tuán)隊(duì)合作能力和綜合運(yùn)用知識的能力。經(jīng)實(shí)際操作此過程，學(xué)生反應(yīng)強(qiáng)烈，討論和學(xué)習(xí)動力增加，分組實(shí)踐情況如圖所示。
分組實(shí)踐現(xiàn)場
四、結(jié)束語
本文在現(xiàn)代電子系統(tǒng)設(shè)計(jì)課程教學(xué)和本專業(yè)教學(xué)的基礎(chǔ)上，對本課程的教、學(xué)、練等三個方面進(jìn)行設(shè)計(jì)和改進(jìn)，發(fā)揮和突出本專業(yè)應(yīng)用特色，并且從幾年來的實(shí)踐效果看，新的改進(jìn)方法增強(qiáng)了學(xué)生學(xué)習(xí)的主動性和教學(xué)過程中的靈活性，提高了學(xué)生綜合能力素質(zhì)和成果比例。
參考文獻(xiàn)：
[1]宋曉梅.現(xiàn)代電子系統(tǒng)設(shè)計(jì)教程[M].北京：北京大學(xué)出版社，2011.
嵌入式電路設(shè)計(jì)教程范文第2篇
關(guān)鍵詞：直接數(shù)字頻率合成器;現(xiàn)場可編程門陣列;Verilog HDL;Quartus Ⅱ;IP核
中圖分類號：TN77文獻(xiàn)標(biāo)識碼：B
文章編號：1004373X(2008)2001503
Design and Simulation of DDS Based on Verilog HDL
LI Chunjian,JI Wangxi,LIU Dalun
(National Institute of Metrology,Beijing,100013,China)
Abstract：The method and steps of realization of DDS(Direct Digital Synthesizer)on Quartus II is described in detail.This paper analyzes the principle of DDS,builds up a system model,realizes DDS module based on Verilog HDL and simulates it.The IP nucleus of DDS which is built can be reframed.It is very easy to achieve frequency modulation,phase modulation and amplitude modulation with the DDS module.It has more comprehensive and nice practicality.
Keywords：direct digital synthesizer;FPGA;Verilog HDL;Quartus II;IP nucleus
直接數(shù)字頻率合成技術(shù)（Direct Digital Synthesize,DDS）是繼直接頻率合成技術(shù)和鎖相式頻率合成技術(shù)之后的第三代頻率合成技術(shù)［1］。它采用全數(shù)字技術(shù)，并從相位角度出發(fā)進(jìn)行頻率合成。隨著微電子技術(shù)和數(shù)字集成電路的飛速發(fā)展，以及電子工程領(lǐng)域的實(shí)際需要，DDS日益顯露出優(yōu)于傳統(tǒng)頻率合成技術(shù)的一些性能，高分辨率、極短的頻率切換時間、相位噪聲低、便于集成等，逐步成為現(xiàn)代頻率合成技術(shù)中的佼佼者。
目前，DDS的設(shè)計(jì)大多是應(yīng)用HDL（Hardware Description Language）對其進(jìn)行邏輯描述。整個設(shè)計(jì)可以很容易地實(shí)現(xiàn)參數(shù)改變和設(shè)計(jì)移植，給設(shè)計(jì)者帶來很大的方便。Verilog HDL就是其中一種標(biāo)準(zhǔn)化的硬件描述語言，它不僅可以進(jìn)行功能描述，還可以對仿真測試矢量進(jìn)行設(shè)計(jì)。Altera公司開發(fā)的QuartusⅡ設(shè)計(jì)軟件，提供了Verilog HDL的設(shè)計(jì)界面以及編譯平臺，并且該公司還集成了可供程序下載的FPGA器件CYCLONE Ⅱ系列芯片，這樣大大縮短了DDS的設(shè)計(jì)周期。
1 DDS的設(shè)計(jì)原理
DDS的原理圖如圖1所示。DDS實(shí)現(xiàn)頻率合成主要是通過查表的方式進(jìn)行的［2］。
正弦查詢表是一個只讀存儲器（ROM），以相位為地址，存有1個或多個按0o~360o相位劃分幅值的正弦波幅度信息。相位累加器對頻率控制字進(jìn)行累加運(yùn)算，若需要還可以加入相位控制字，得到的結(jié)果作為正弦波查詢表的地址。正弦查詢表的輸出為數(shù)字化正弦幅度值，通過D/A轉(zhuǎn)換器轉(zhuǎn)化為近似正弦波的階梯波，再通過低通濾波器濾除高頻成分和噪聲最終得到一個純正度很高的正弦波。
1.1 建模
如圖2所示正弦波y=sin（2πx），若以f量化的量化頻率對其幅度值進(jìn)行量化，一個周期可以得到M=f量化個幅度值。將這些幅度值按順序存入到ROM。相位累加器在參考時鐘的驅(qū)動下，每來1個脈沖，輸出就會增加1個步長相位增量X，輸出數(shù)據(jù)作為地址送入ROM中，讀出對應(yīng)的幅度值形成相應(yīng)的波形。
1.2 參數(shù)設(shè)定
DDS輸出信號頻率：
fo=fc×X/2N
其中，X為頻率累加器設(shè)定值；N為相位累加器位數(shù)；fc為參考時鐘頻率。
例如，假定基準(zhǔn)時鐘為200 MHz,累加器的位數(shù)為32，頻率控制字X為:
0x08000000H，即為227，則：
fo=200×227/232=6.25 MHz
再設(shè)定頻率控制字X為0x80000000H，即為231，則：
fo=200×231/232=100 MHz
可見,理論上通過設(shè)定DDS相位累加器位數(shù)N、頻率控制字X和基準(zhǔn)時鐘fc的值,就可以得到任一頻率的輸出［3］。
頻率分辨率為：fres=fc/2N，由參考時鐘和累加器的位數(shù)決定，當(dāng)參考時鐘的頻率越高，相位累加器的位數(shù)越高，所得到的頻率分辨率就越高。
1.3 方案的選擇
在利用FPGA制作DDS時，相位累加器是決定DDS性能的一個關(guān)鍵部分［3］。一方面可以利用進(jìn)位鏈來實(shí)現(xiàn)快速、高效的電路結(jié)構(gòu)，同時長的進(jìn)位鏈會減少其他邏輯的布線資源，限制整個系統(tǒng)速度的提高；另一方面可以利用流水線技術(shù)提高工作頻率，但系統(tǒng)頻率轉(zhuǎn)換速度會相對降低。在選擇累加器實(shí)現(xiàn)方案時需要綜合考慮。
正弦波查詢表ROM也是制作的重點(diǎn)。在FPGA中ROM 表的尺寸隨著地址位數(shù)或數(shù)據(jù)位數(shù)的增加呈指數(shù)遞增，如何在滿足性能的前提下節(jié)省資源開銷。一方面通過相位累加器的輸出截?cái)喾绞剑鐝?2位的相位累加器結(jié)果中提取高16位作為ROM的查詢地址，由此而產(chǎn)生的誤差會對頻譜純度有影響，但是對波形的精度的影響是可以忽略的；另一方面可以根據(jù)信號周期對稱性來壓縮ROM的尺寸，這時系統(tǒng)硬件設(shè)計(jì)復(fù)雜度會有所增加。因此，需要選取合適的參數(shù)和ROM壓縮技術(shù)，在滿足系統(tǒng)性能的前提下使得系統(tǒng)盡量優(yōu)化。
2 Verilog HDL實(shí)現(xiàn)DDS模塊
2.1 相位累加器
module acc(aclr,clock,dataa,datab,result);
inputaclr,clock;//輸入輸出端口說明
input［31:0］ dataa,datab;
output［31:0］ result;
reg［31:0］ result;
reg［31:0］ A;
always@(posedge clock or posedge aclr)//功能實(shí)現(xiàn)
begin
if (aclr)
result=0;
else
begin
A=dataa+A;
result=A+datab;
end
end
endmodule
上述為相位累加器的Verilog HDL功能實(shí)現(xiàn)，其中數(shù)據(jù)寬度為32位。同時利用Quartus Ⅱ進(jìn)行波形仿真見圖3。對應(yīng)的模塊符號見圖4。
2.2 ROM正弦查詢表
根據(jù)DDS的原理，將正弦波形的量化數(shù)據(jù)存儲于波形查詢表ROM中，即可完成正弦波發(fā)生的功能［4］。Altera公司提供了LPM ROM（ROM兆函數(shù)），這里只需借助Matlab生成.mif文件，并加載到LPM ROM中即可得到所需的正弦查詢表ROM。
在Matlab中，運(yùn)行下面的語句可以得到儲存正弦波數(shù)字幅度值的.mif文件。例如產(chǎn)生214×12 b的正弦波0~2π幅度值，語句如下：
>>x=0:1:16383;
>>y=round(1000*sin(2*pi*x/16383))+1000;
>>a=［x;y］;
>>fid=fopen(′rom.mif′,′w′);
>>fprintf(fid,′%d:%d;\\n′,a);
>>fclose(fid);
由此而生成的rom.mif文件內(nèi)容是正弦波0~2π數(shù)字幅度值，但是格式不符合.mif文件的格式，需要對其進(jìn)行修改。.mif文件的格式如下：
WIDTH=12;
DEPTH=16384;
ADDRESS_RADIX=DEC;
DATA_RADIX=DEC;
CONTENT BEGIN
…7646:1208;…
END
這樣通過例化LPM ROM得到了正弦波查詢表ROM的模塊，地址寬度為14位，輸出數(shù)據(jù)為12位。模塊符號見圖5。
2.3 DDS頂層模塊的實(shí)現(xiàn)
module dds(clear,clk200,freq,phase,A,sinout);
input clear,clk200;
input ［31:0］ freq,phase;
output ［31:0］ A;
output ［11:0］ sinout;
reg ［31:0］ A;
wire［13:0］ address;//內(nèi)部信號的定義
assign address=A［31:18］;
acc u0(.clock(clk200),.aclr(clear),.dataa(freq),
.datab(phase),.result(A));//相位累加器模塊的例化
sinromu1(.clock(clk200),.address(address),.q(sinout));
//正弦查詢表模塊例化
endmodule
上述代碼為DDS模塊的Verilog HDL頂層文件。對應(yīng)的模塊圖見圖6。
若需要利用NIOS Ⅱ?qū)ζ溥M(jìn)行控制，需要并將DDS模塊加載到NIOS Ⅱ的系統(tǒng)中。例如，通過NIOS Ⅱ?yàn)镈DS模塊的頻率控制字freq和相位控制字phase置數(shù)。此時DDS的代碼應(yīng)改為：
module dds(clear,clk200,idata,iwr,iclk,addr,A,sinout);
input clear,clk200,iclk,iwr,addr;
input ［31:0］ idata;
output ［31:0］ A;
output ［11:0］ sinout;
reg ［31:0］ freq,phase,A;
wire［13:0］ address;
always@(posedge iclk)
begin
if(iwr)
case(addr)
1'b0:freq=idata;
1'b1:phase=idata;
endcase
end
assign address=A［31:18］;
acc u0(.clock(clk200),.aclr(clear),.dataa(freq),
.datab(phase),.result(A));
sinromu1(.clock(clk200),.address(address),.q(sinout));
endmodule
模塊的輸入端口添加了寫信號iwr、地址信號addr和與NIOS Ⅱ同步的時鐘信號iclk，這樣是為了將DDS模塊連接到Avalon總線上，利用總線和NIOS Ⅱ進(jìn)行通信。
加載到NIOS Ⅱ系統(tǒng)之前，需要將該模塊進(jìn)行仿真和調(diào)試。仿真結(jié)果如圖7所示。
至此DDS的數(shù)字部分已經(jīng)完成。
對于整個模塊的驅(qū)動時鐘，若時鐘源器件的頻率不符合實(shí)際需要，需要再設(shè)計(jì)一個倍（分）頻器將其倍頻或是分頻。例如現(xiàn)有時鐘源為50MHz,可以使用FPGA中的PLL（鎖相環(huán)）實(shí)現(xiàn)4倍頻得到200 MHz。
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